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    Es wird ein Gerät zum Minimieren eines Zeitversatzes, welcher aufgrund einer Veränderung eines Datenmusters auftritt, geliefert, indem das Datenmuster vorher erkannt wird, bevor die Daten von der Halbleiterspeichervorrichtung ausgegeben werden. Das Gerät zum Kompensieren eines Phasenverzuges in einer Halbleitervorrichtung, welche einen Verzögerungsregelkreis (DLL) zum Erzeugen eines DLL-Taktes besitzt, beinhaltet: einen Datenmusterdetektierblock zum Detektieren von Mustern von Daten, welche auf einer Datenleitung geladen sind, und zum Bestimmen des Verzögerungskompensionsbetrages der Daten, welche an den Datenausgangstreiber eingegeben sind, basierend auf den detektierten Datenmustern; und einen Verzögerungskompensationsblock zum Kompensieren des Phasenverzuges des Taktes, welcher sich auf den DLL-Takt bezieht, welcher an den Datenausgangstreiber unter Steuerung eines Ausgangssignals des Datenmusterdetektierblocks eingegeben ist.
    公开号:DE102004031449A1
    申请号:DE102004031449
    申请日:2004-06-29
    公开日:2005-03-17
    发明作者:Kyung-Hoon Ichon Kim
    申请人:SK Hynix Inc；
    IPC主号:G06F1-10
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung;und speziell auf eine Halbleiterspeichervorrichtung, welche in der Lageist, einen Zeitverzug zu minimieren, welcher aufgrund einer Änderungeines Datenmusters auftritt. Speziell bezieht sich die vorliegendeErfindung auf eine Halbleiter-speichervorrichtung welche fähig ist, einDatenmuster vorher zu erkennen, bevor die Daten von der Halbleiterspeichervorrichtungausgegeben werden.
    [0002] 1 ist ein Blockschaltbildeines Datenausgangspfades innerhalb eines herkömmlichen DRAM-Chips Zelldaten,welche von DRAM-Speicherzellen (Speicherzellenfeld, nicht gezeigt)ausgegeben werden, werden auf eine globale Eingangs-/Ausgangs(GIO)-Leitung über einenLeseverstärker(nicht gezeigt) geladen. Dann werden die Daten, welche auf der GIO-Leitung geladen sind,zu einem Multiplexer (MUX) 110 übertragen. Der Multiplexerunterstütztdas Auswählenvon x4, x8 und x16 Anwendungen abhängig von den Verwendungszweckendes DRAM.
    [0003] Daten,welche von dem Multiplexer 110 ausgegeben werden, werdenauf einem Datenregister 120 (im Falle eines parallelenPipeline-Schemas ist das Datenregister 120 mit zwei oderfünf parallelverbundenen Registern ausgestattet) innerhalb einer Pipeline geladen.Daten, welche von dem Datenregister an einen Datenausgangstreiber übertragen werden,werden auf einer Außenseitedes Chips in Synchronisation mit einem Takt ausgegeben, welcher über einenTeiler R/F 140 ausgegeben wird.
    [0004] DerTeiler R/F 140 liefert den Takt an den Datenausgangstreiber 150 nurbei einer gewünschten Zeitabfolgebzw. zeitlichen Abstimmung überlogisches Kombinieren der Ausgangsdaten des Datenregisters und einesAusgangstaktes DLL 130, welcher in Synchronisation miteinem externen Takt ausgegeben wird. Der Teiler R/F 140 bestimmtauch eine Freigabezeitabfolge des Datenausgangstreibers 150, welcherdie Ausgangsdaten des Datenregisters der Pipeline an die Außenseite Überträgt, wobeider DLL-Takt, welcher in Synchronisation mit dem externen Takt ausgegebenwird, benutzt wird. Zu dieser Zeit wird die zeitliche Abfolge basierendauf einer CAS-Latenzzeit und Burst- bzw. Datenblocklänge (BL)erzeugt, welche fürden DRAM erforderlich sind. In dem Daten-ausgangstreiber 150 istUDQS ein oberes Datenhinweissignal und LDQS ein unteres Datenhinweissignal.
    [0005] 2 ist ein Schaltbild einesDatenregisters in einer Pipeline.
    [0006] DasDatenregister kann Daten der geradzahligen und ungeradzahligen GIO-Leitungenauswählenund eine Eingangszeitabfolge des Datenregisters wird durch das Steuersignalbestimmt. Der Takt, welcher diese zeitliche Abfolge bestimmt nutzteinen Takt, welcher eine zeitliche Abfolge des Ladens von Datenauf einer Speicherzelle auf einer GIO-Leitung bestimmt. In dem Datenregisterder Pipeline wird eine zeitliche Abfolge, in welcher Daten, welcheauf den ungeradzahligen und geradzahligen GIO-Leitungen gio_od und gio_ev geladensind, dem Datenregister eingegeben sind, durch ein sobeb-Signalund ein pinb-Signal bestimmt. Mit anderen Worten, wenn das soseb-Signaleinen niedrigen logischen Pegel besitzt, wird die Eingabe von Daten, welcheauf den ungeradzahligen und geradzahligen GIO-Leitungen gio_od undgio_ev geladen sind, fürdas Datenregister blockiert und wenn das soseb-Signal einen hohen logischenPegel besitzt, werden die Eingangsdaten für das Datenregister zugelassen.Die Daten werden in Synchronisation mit dem pinb-Signal eingegeben, welches die DLL-Taktertlk_dll und fclk_dll führt.Ein rpoutb-Signal und ein fpoutb-Signal sind Takte, welche eineAusgangszeitabfolge von Daten bestimmen, welche an das Datenregistereingegeben werden. Währenddas rpoutb-Signal und das fpoutb-Signal die DLL-Takte rckl_dll undfckl-dll führen,eilen das rpoutb-Signal und fpoutb-Signal hinter dem pinb-Signalhinterher.
    [0007] Speziellim Falle eines universellen DRAM für einen PC/Laptop/Workstation/Serverbeinhaltet das DDR SDRAM 16 Datenausgangstreiber und im Falledes DRAM füreine graphische Anwendung, beinhaltet das DDR SDRAM 32 Datenausgangstreiber. DieDaten, welche in den Speicherellen des DRAM gespeichert sind, werdenan jeden der gespeicherten Datenausgangstreiber 150 eingegeben.Die an die Datenausgangstreiber 150 eingegebenen Daten werdenin Synchronisation mit einem Ausgangstakt ausgegeben, welcher vonder Verzögerungsregelschleife(DLL) ausgegeben wird.
    [0008] 3 ist ein Schaltbild einesherkömmlichen TeilersR/F.
    [0009] DerTeiler R/F 140, welcher in Antwort auf die DLL-Takte rckl-dll und fckl-dllarbeitet, überträgt die DDL-Ausgangstakterckl_do und fckl_do an den Datenausgangstreiber, wobei die CAS-Latenzzeit-(CL) Informationgenutzt wird. Die CAS-Latenzzeit(CL) ist eine Regelung fürden Datenaustausch zwischen dem Chipsatz und dem DRAM. Die CAS-Latenzzeit isteine Zeit, bis die Daten von dem DRAM an den Chipsatz übertragenwerden, nachdem ein Lesebefehl von dem Chipsatz an das DRAM ü bertragenwurde. Wenn die CAS-Latenzzeit (CL) eine ganzzahlige Zahl ist, wirdder Anstiegstakt rckl_dll entlang eines Pfades eines Anstiegstaktesrckl_do eines Ausgangstreibers ausgegeben und der abfallende Taktfckl_dll wird entlang eines Pfades eines abfallenden Taktes fckl_doeines Ausgangstreibers ausgegeben. Auf der anderen Seite, wenn dieCAS Latenzzeit (CL) x.5 ist, wird der ansteigende Takt rckl_dllentlang des abfallenden Taktes fckl_do des Ausgangstreibers ausgegebenund der abfallende Takt fckl_dll wird entlang des Pfades des ansteigendenTaktes rclk_do des Ausgangstreibers ausgegeben.
    [0010] Inzwischensind unter den Parametern, welche die Zeitcharakteristika darstellen,welche durch die Joint Electron Device Engineering Council (JEDEC)festgelegt sind, tAC, tDQSQ und tDQSCK mit einer gültigen Fensterbreitevon Daten oder Takten verbunden, welche von dem Datenausgangstreiber ausgegebenwerden. Diese Parameter werden nachfolgend in Kürze beschrieben.
    [0011] tACist eine Zeitverzögerungbzw. Zeitversatz zwischen den Datenausgangssignalen (DQ) und bedeuteteine Zeitdifferenz zwischen einem Datensignal, welches am frühesten dieVersorgungsspannung/2 (VDDQ/2) durchläuft und einem Datensignal, welchesdie Versorgungsspannung/2 (VDDQ/2) am spätesten durchläuft. tDQSQist eine Zeitdifferenz zwischen einem Datenabtast- bzw. Datenhinweissignal(DQS) und einem Datensignal (DQ) und bedeutet eine Zeitdifferenz(DQS), welches VDDQ/2 durchläuft undeinem Datensignal, welches die größte Zeitdifferenz in der Zeitdomäne besitzt.tDQSCK ist ein Zeitversatz zwischen einem externen Takt und demDatenhinweissignal.
    [0012] Hiertritt der Zeitversatz zwischen den Datensignalen (DQ) aufgrund verschiedenerFaktoren auf. Ein erster Faktor ist der Zeitversatz oder Jitterdes DLL selbst, welcher verursacht wird, da der Zeitverzug sichabhängigvom Implementier verfahren der DLL-Schaltung ändert. Ein zweiter Faktor istein Zeitversatz, welcher aufgrund einer Fehlanpassung eines Taktverteilungsnetzwerkesauftritt, d. h. einer Differenz zwischen einer Position, bei derder DLL-Takt, welcher den DQ-Block erreicht, zuerst eintrifft undeiner Position, bei der der DLL-Taktzuletzt eintrifft. Ein dritter Faktor ist eine Fehlanpassung vonRLC aufgrund einer Längendifferenzder Zuleitungsrahmen zwischen den DQ-Pins und den Kontaktdrähten, da dieChipabmessungen unterschiedlich sind und die Orte der Pads unterschiedlichsind. Ein vierter Faktor ist ein Unterschied der Datenmuster, welchevon den DQ-Pins ausgegeben werden. Ein fünfter Faktor ist eine Fehlanpassungvon RLC gegenüberder PCB bzw. Leiterplatine, welche mit den DQ-Pins verbunden ist.Außerdem vierten Faktor sind die anderen Faktoren Hardware-Faktoren. Der vierteFaktor wird jedoch abhängigvon den Datenübertragungsmusternverändert,nicht durch einen Hardware-Faktor.
    [0013] DieDatenübertragungsmusterbeinhalten einen ersten Fall (ALL), bei welchem alle Daten in die gleicheRichtung übertragenwerden, einen zweiten Fall (HALF), bei welchem die eine Hälfte derDaten in eine Richtung und die andere Hälfte der Daten in eine andereRichtung übertragenwerden, einen dritten Fall, bei welchem die meisten der Daten ineine Richtung übertragenwerden, währenddie anderen Daten in eine andere Richtung übertragen werden. Im drittenFall könnendie anderen Daten einen Datensatz (SSO) darstellen. 4 zeigt das Auftreten des Zeitversatzesbasierend auf den Datenmustern entsprechend dem Stand der Technik.
    [0014] ImFall, dass alle Daten in die gleiche Richtung übertragen werden, kann dieVersorgungsspannung VDDQ oder die Erdspannung VSSQ aufgrund dessofortigen Stromverbrauchs erschüttertwerden, wenn die Pull-up-Transistoren oder Pull-down-Transistoren ein-/ausgeschaltetwerden. Auf der anderen Seite, wenn nur ein Datensatz DQ in eineandere Richtung übertragenwird, werden die Pull-up-Transistoren von 17 Datenausgangstreibernvon 18 Datenausgangstreibern eingeschaltet und ein Pull-down-Transistor einesDatenausgangstreibers wird eingeschaltet. In diesem Fall ist derStromfluss eines Pull-down-Transistors geglätteter bzw. abgeflachter alsder der eingeschalteten 17 Pull-up-Transistoren, sodassdie Daten DQ schneller durch den Pull-down-Transistor als durchden Pull-up-Transistor übertragenwerden. 4 zeigt exemplarischden Zeitverzug zwischen den Daten DQ in diesem Fall. In 4 steht das Muster 1 für den FallHALF, das Muster 2 fürden Fall ALL, und die Muster 3 und 4 für den FallSSO.
    [0015] ImFall des DDR SDRAM 400 kann der Zeitverzug, welcher abhängig vonden Datenübertragungsmusternauftritt, einen sehr großenWert von ungefährmaximal 300 psec besitzen. Deshalb wird die gültige Fensterbreite der Datenin der Halbleitervorrichtung, welche bei einer hohen Geschwindigkeit arbeitet,reduziert, was zu einer Verminderung der Leistungsfähigkeitführt.
    [0016] Esist deshalb Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtungzu liefern, welche in der Lage ist, einen Zeitverzug, welcher aufgrundeiner Änderungeines Datenmusters auftritt, durch vorheriges Erkennen des Datenmusterszu minimieren, bevor die Daten von der Halbleiterspeichervorrichtungausgegeben werden.
    [0017] Ineinem Gesichtspunkt der vorliegenden Erfindung wird ein Gerät zum Kompensiereneines Phasenverzuges einer Halbeiterspeichervorrichtung geliefert,welches eine Verzögerungsregelschleife (DLL)zum Erzeugen eines DLL-Taktes besitzt. Die Halbleitervorrichtungbeinhaltet: einen Datenmuster-Detektierblock zum Detektieren vonDatenmustern, welche auf einer Datenleitung geladen sind und zumBestimmen des Verzögerungskompensationsbetragesder Daten, welche an einem Datenausgangstreiber eingegeben werden,basierend auf den detektierten Datenmustern; und einen Verzögerungskompensationsblockzum Kompensieren einer Phasenverzögerung des Taktes, welchersich auf den DLL-Takt bezieht, welcher an den Datenausgangstreiberunter der Steuerung eines Ausgangssignal des Datenmuster-Detektierblocks eingegebenwurde.
    [0018] DerDatenmuster-Detektierblock beinhaltet: eine Speichervorrichtungzum Speichern des Verzögerungskompensationsbetrages,basierend auf den Datenmustern; und eine Interface-Vorrichtung zum Verbindender Speichervorrichtung mit peripheren Schaltungen.
    [0019] DieSpeichervorrichtung beinhaltet: einen Decoder zum Decodieren derDatenmuster; und eine Speichervorrichtung zum Empfangen eines Ausgangssignalsdes Decoders und Ausgeben des Verzögerungskompensationsbetrages,welcher in dem Datenmuster erforderlich ist.
    [0020] DieEinheitsspeicherzelle zur Verzögerungskompensationinnerhalb der Speichervorrichtung wird durch das Ausgangssignaldes Decoders gesteuert und gibt einen ersten logischen Pegel ineinem eingeschalteten Zustand aus.
    [0021] DieInterface-Vorrichtung beinhaltet: eine Front-Triggereinheit zumEmpfangen von Daten, welche auf der Datenleitung geladen sind; eineEnd-Triggereinheit zum Bearbeiten eines Ausgangs bzw. eines Ausgangssignalsder Speichervorrichtung; und einen Taktgenerator zum Erzeugen einesTaktes, welcher die Front-Triggereinheit und die End-Triggereinheitsteuert.
    [0022] DieFront-Triggereinheit beinhaltet individuelle Trigger, wobei jederdavon beinhaltet: ein erstes Übertragungs-Gatezum wechselseitigen Übertragen vonungeradzahligen Daten, der Datenleitung in Antwort auf Flanken derTakte, welche von dem Taktgenerator erzeugt werden; ein zweites Übertragungs-Gatezum wechselseitigen Übertragenvon ungeraden Daten auf der Datenleitung, in Antwort auf Flankender Takte, welche von dem Taktgenerator erzeugt werden; und einenLatch bzw. Speicher zum zeitweiligen Speichern der ungeraden undgeraden Daten.
    [0023] DieEnd-Triggereinheit beinhaltet individuelle End-Trigger, von welchenjeder beinhaltet: ein Übertragungs-Gatezum Übertragendes Verzögerungskompensationsbetragesin Antwort auf die Takte, welche von dem Taktgenerator ausgegebenwerden; und einen Latch bzw. Speicher zum zeitweiligen Speicherneines Ausgangssignals des Übertragungs-Gates.
    [0024] DerVerzögerungskompensationsblocksteuert eine Übertragungsgeschwindigkeitdes Datensignals, welches an den Datenausgangstreiber in Antwortauf ein Ausgangssignal des Musterdetektierblockes ausgegeben wird.
    [0025] DerVerzögerungskompensations-Blockbeinhaltet einen Treiber zum Übertragendes Datensignals und ein Stromquellen-Transistorteil, welches an den Treiberangeschlossen ist, wobei der Verzögerungskompensations-Blockeinen Strombetrag einstellt, welcher an den Treiber durch Steuernder Abmessung bzw. der Größe des Stromquellen-Transistorteilsin Antwort auf das Ausgangssignal des Musterdetektierblocks übertragenwird.
    [0026] Ineinem anderen Gesichtspunkt der vorliegenden Erfindung beinhaltetein Verfahren des Kompensierens eines Phasenverzuges in einer Halbleiterspeichervorrichtung,welche eine Verzöge rungsregelschleife(DLL) zum Erzeugen eines DLL-Taktes besitzt, die Schritte von: a)Detektieren der Datenmuster, welche auf einer Datenleitung geladensind und Bestimmen des Verzögerungskompensationsbetragesder eingegebenen Daten fürden Datenausgangstreiber, basierend auf den detektierten Datenmustern;und b) Kompensieren des Phasenverzuges des Taktes, welcher sichauf den DLL-Takt bezieht, welcher an den Datenausgangstreiber eingegeben ist,basierend auf dem Verzögerungskompensationsbetrag.
    [0027] DerSchritt a) beinhaltet die Schritte von: Decodieren des Datenmusters;und Ausgeben des Verzögerungskompensationsbetrages,welcher in dem Datenmuster erforderlich ist.
    [0028] DerSchritt b) steuert eine Übertragungsgeschwindigkeitdes Datensignals, welches an den Datenausgangstreibers in Antwortauf den Verzögerungskompensationsbetragausgegeben wird.
    [0029] Dievorliegende Erfindung nutzt einen Algorithmus zum Lesen von Datenmustern,welche entlang von Datenleitungen von einem Speicherzellfeld übertragenwerden. Es kann ein Datenzeitverzug, welcher beim Betrieb einesDRAM auftreten kann im Voraus entsprechend der Datenmuster abgeschätzt werden,welche von dem Speicherzellfeld übertragen werden.Es ist auch möglichdas Auftreten des Zeitverzuges zu verhindern.
    [0030] Basierendauf den Datenmustern, welche entlang der Datenleitung von dem Speicherzellfeld übertragenwerden, wird die Verzögerungder DLL-Takte vor dem Datenausgangstreiber gesteuert. Die vorliegendeErfindung bezieht sich auf ein Verfahren zum Verbessern des 4. Faktorsaus den oben beschriebenen 4 Faktoren.
    [0031] Dieobigen und anderen Aufgaben und Merkmale der vorliegenden Erfindungwerden aus der folgenden Beschreibung bevorzugter Ausführungsformenersichtlich, welche in Verbindung mit den beigefügten Zeichnungen gegeben werden,in welchen:
    [0032] 1 ein Blockschaltbild einesDatenausgangspfades innerhalb einem herkömmlichen DRAM-Chip ist;
    [0033] 2 ein Schaltbild eines Datenregistersin einer Pipeline ist;
    [0034] 3 ein Schaltbild eines herkömmlichen TeilersR/F ist;
    [0035] 4 das Auftreten eines Zeitverzuges zeigt,welcher auf Datenmustern basiert, entsprechend dem Stand der Technik;
    [0036] 5 ein Blockschaltbild einesDatenausgangspfades innerhalb eines DRAM-Chips ist, entsprechendeiner Ausführungsformder vorliegenden Erfindung;
    [0037] 6 ein Blockschaltbild einesGeräteszum Reduzieren eines Datenzeitverzuges ist, entsprechend einer Ausführungsformder vorliegenden Erfindung;
    [0038] 7 ein Blockdiagramm einesDatenmuster-Detektierblockes ist, entsprechend einer Ausführungsformder vorliegenden Erfindung;
    [0039] 8 ein Blockschaltbild einerUmsetzungstabelle eines Datenmuster-Detektierblocks ist, entsprechendeiner Ausführungsformder vorliegenden Erfindung;
    [0040] 9 ein Schaltbild eines Decodersinnerhalb einer Umsetzungstabelle ist, entsprechend einer Ausführungsformder vorliegenden Erfindung;
    [0041] 10 ein Schaltbild einerEinheitsspeicherzelle zum Anwenden der Verzögerungserhöhung innerhalb einer Speichervorrichtungist, entsprechend einer Ausführungsformder vorliegenden Erfindung;
    [0042] 11 ein Schaltbild einerEinheitsspeicherzelle zur Verwendung für eine Verzögerungsabnahme innerhalb einerSpeichervorrichtung ist, entsprechend einer Ausführungsform der vorliegendenErfindung;
    [0043] 12 ein Blockschaltbild einesInterfaceblockes innerhalb eines Datenmuster-Detektierblockes ist,entsprechend einer Ausführungsformder vorliegenden Erfindung;
    [0044] 13 ein Schaltbild eineseinzelnen Front-Triggers innerhalb eines Front-Trigger-Blocks ist,entsprechend einer Ausführungsformder vorliegenden Erfindung;
    [0045] 14 ein Schaltdiagramm einesindividuellen End-Triggers innerhalb eines End-Trigger-Blocks ist,entsprechend einer Ausführungsformder vorliegenden Erfindung;
    [0046] 15 ein Schaltdiagramm einesTakt-Generators innerhalb eines Interface-Blockes ist, entsprechendeiner Ausführungsformder vorliegenden Erfindung;
    [0047] 16 ein Schaltdiagramm einesVerzögerungskompensations-Blockes ist, entsprechendeiner Ausführungsformder vorliegenden Erfindung; Und 17 einZeitablaufdiagramm ist, welches eine Zeitverzugskompensation einesDatenmusters entsprechend einer Ausführungsform der vorliegenden Erfindungdarstellt.
    [0048] Nachfolgendwird die vorliegende Erfindung im Detail mit Bezug auf die beigefügten Zeichnungen beschrieben.
    [0049] 5 ist ein Blockschaltbildeines Datenausgangsfades innerhalb eines DRAM-Chips entsprechendeiner Ausführungsformder vorliegenden Erfindung.
    [0050] DerDatenausgangspfad innerhalb des DRAM-Chips entsprechend der vorliegendenErfindung beinhaltet einen Datenmuster-Detektierblock 560, welcherzwischen der globalen Eingangs-/Ausgangs-LeitungGIO und der Verzögerungseinheitangeordnet ist und einen Verzögerungskompensationsblock 570,welcher zwischen dem Datenmuster-Detektierblock 560 unddem Datenausgangstreiber 550 angeordnet ist.
    [0051] 6 ist ein Blockschaltbildeines Gerätes zumReduzieren eines Datenzeitverzuges entsprechend einer Ausführungsformder vorliegenden Erfindung.
    [0052] MitBezug auf 6 beinhaltetdas Gerät zumReduzieren des Datenzeitverzuges den Datenmusterdetektierblock 560 undden Verzögerungskompensationsblock 570.Der Datenmusterdetektierblock 560 detektiert die Mustervon Daten, welche auf der globalen Eingangs-/Ausgangs-Leitung GIOvon einem Speicherzellenfeld des DRAM geladen sind und bestimmtden Phasenverzögerungsbetragder an die Datenausgangstreiber ausgegebenen Daten. Der Verzögerungskompensationsblockkompensiert die Verzö gerungder DLL-Takte, welche von dem Teiler R/F 540 an die Datenausgangstreiber 550 unter Steuerungeines Ausgangsignals des Datenmusterdetektierblockes 560 eingegebenwerden. Der Datenausgangstreiber gibt geradzahlige Daten und ungeradzahligeDaten aus, welche von der globalen Eingangs-/Ausgangs-Leitung GIOeingegeben werden, in Synchronisation mit den verzögerungskompensiertenDLL-Takten, welche von dem Verzögerungskompensationsblock 570 ausgegebenwerden.
    [0053] 7 ist ein Blockschaltbilddes Datenmusterdetektierblocks entsprechend einer Ausführungsformder vorliegenden Erfindung. Mit Bezug auf 7 beinhaltet der Datenmusterdetektierblockeine Umsetzungstabelle 561 und einen Interfaceblock 563.Die Umsetzungstabelle 561 speichert den Verzögerungskompensationsbetrag,welcher unterschiedlich abhängigvon den Datenmustern ist, und der Interfaceblock 563 verbindetdie Umsetzungstabelle 561 mit peripheren Schaltungen.
    [0054] DieAnzahl der Umsetzungstabellen ist proportional zum Informationsbetrag,welcher von dem Datenmusterdetektierblock 560 und dem Verzögerungskompensationsblock 570 übertragenwird. Wenn zum Beispiel der Verzögerungskompensationsblock 570 dieVerzögerungin drei Stufen kompensiert, kann die Umsetzungstabelle 561 auchmit drei Sätzenausgestattet sein. Zwischenzeitlich speichert die Umsetzungstabelle 561 imVoraus die Verzögerungskompensationsinformationbezüglichdes Zeitverzuges fürjedes Datenmuster in einer Design- bzw. Gestaltungsstufe.
    [0055] 8 ist ein Blockschaltbildder Umsetzungstabelle innerhalb des Datenmusterdetektierblocks entsprechendeiner Ausführungsformder vorliegenden Erfindung.
    [0056] DieUmsetzungstabelle kann aus einem Decoder 810 und einerSpeichereinheit 820 aufgebaut sein. Wenn der Decoder, welcher16 Eingängevon in0 bis in15 und maximal 65536 Ausgänge case0 bis case[n-1] beinhaltenkann, eine Ausgangsleitung für einenFall, welcher einem eingegebenen Datenmuster entspricht, freigibt,gibt die Speichervorrichtung 820 einen gespeicherten Verzögerungsbetragfür denentsprechenden Fall aus. Eine Schaltungsanordnung des Decoders 180 wirdin 9 gezeigt. Unterdessenkann der Datenwert jeder Einheitsspeicherzelle durch Verbinden einesQuellanschlusses mit Vdd oder Vss bei der Gestaltung bestimmt werden. 10 ist ein Schaltbild einerEinheitsspeicherzelle fürdie Anwendung zur Verzögerungserhöhung innerhalbder Speichervorrichtung entsprechend einer Ausführungsform der vorliegendenErfindung, und 11 istein Schaltbild einer Einheitsspeicherzelle für die Anwendung als Verzögerungsverminderung innerhalbder Speichervorrichtung entsprechend einer Ausführungsform der vorliegendenErfindung.
    [0057] ImFalle der Anwendung der Einheitsspeicherzelle zur Verzögerungserhöhung, wennder Fall[m] unter den Eingangssignalen der Speichervorrichtung 820 zueinem hohen logischen Pegel wird, gibt die Einheitsspeicherzelle,welche mit ihrer Quelle an Vss angeschlossen ist, ein Ausgangssignalout[k] mit dem niedrigen logischen Pegel aus. Auch im Falle derAnwendung der Einheitsspeicherzelle zur Verzögerungsverminderung, wenn derFall[m] unter den Eingangssignalen der Speichervorrichtung 820 zueinem hohen logischen Pegel wird, gibt die Einheitsspeicherzelle,welche mit ihrer Quelle mit Vdd verbunden ist ein Ausgangssignalout[k] mit hohem logischen Pegel aus.
    [0058] 12 ist ein Blockschaltbilddes Interfaceblockes innerhalb des Datenmusterdetektierblockes entsprechendeiner Ausführungsformder vorliegenden Erfindung.
    [0059] MitBezug auf 12 beinhaltetder Interfaceblock 563 einen Front-Triggerblock 1210,welcher Daten empfängt,welche auf der globalen Eingangs-/Ausgangs-Leitung geladen sind,einen End-Triggerblock 1230, welcher das Ausgeben der Umsetzungstabellesteuert und einen Taktgenerator 1220 zum Erzeugen von Takten,welche den Front-Triggerblock und den End-Triggerblock steuern.Da der Front-Triggerblock 1210 die Daten empfängt, welcheauf den Datenleitungen geladen sind, werden so viele Front-Trigger,wie die Anzahl der Datenleitungen ist, genutzt.
    [0060] 13 ist ein Schaltbild einesindividuellen Front-Triggers innerhalb des Front-Triggerblocks entsprechendeiner Ausführungsformder vorliegenden Erfindung.
    [0061] MitBezug auf 13 können dieindividuellen Front-Trigger des Front-Triggerblockes 1210 so aufgebautsein, dass sie getrennt die Daten, welche den Takt clk, welchervom Taktgenerator 1220 ausgegeben werden, empfangen, dadie geradzahligen und die ungeradzahligen Daten der Datenleitungen zurgleichen Zeit geladen werden. Mit anderen Worten beinhaltet derindividuelle Front-Trigger ein Übertragungsgate 1303 zumabwechselnden Übertragen derungeradzahligen Daten in Antwort auf die Flanken des Taktes clk,ein Übertragungsgate 1304 zum Übertragender geradzahligen Daten in Antwort auf die Flanken des Taktes clkund ein Latch bzw. eine Klinke 1305 zum zeitweiligen Speichernder ungeradzahligen Daten und der geradzahligen Daten, welche abwechselndausgegeben werden.
    [0062] 14 ist ein Schaltbild desindividuellen End-Triggers innerhalb des End-Triggerblockes entsprechendeiner Ausführungsformder vorliegenden Erfindung.
    [0063] MitBezug auf 14 beinhaltetder individuelle End-Trigger ein Übertragungsgate 1403 zum Übertragender Eingangsdaten in Antwort auf den Takt clk und ein Latch 1404 zumzeitweiligen Speichern der Daten, welche von dem Übertragungsgate 1403 ausgegebenwerden. Zu dieser Zeit kann der Takt clk ein Takt sein, welcherbenutzt wird, um den Ausgang des Datenregisters innerhalb der Pipeline zusteuern.
    [0064] 15 ist ein Schaltbild desTaktgenerators innerhalb des Interfaceblockes entsprechend einer Ausführungsformder vorliegenden Erfindung.
    [0065] MitBezug auf 15 werdendie Signale in_clock und in_clockb, welche die gleiche Phase wie derEingangstakt des Datenregisters besitzen, gepuffert und jeweilsals Signale clockl und clocklb ausgegeben. Wenn der Lesebefehl erzeugtist, wird der DLL-ansteigende Takt rckl_dll und der DLL-abfallende Takt fclk_dll,welche abwechselnd entsprechend dem CAS-Latenzzeitsignal cl ausgegebenwerden als ein Signal Takt2 in Antwort auf ein Anstiegsflankenausgangsfreigabesignalrout_end ausgegeben werden. In gleicher Weise wenn der Lesebefehlerzeugt ist, wird der DLL-ansteigende Takt rclk_dll und der DLL-abfallendeTakt fclk_dll, welche im Wechsel entsprechend dem CAS-Latenzzeit-Signalcl ausgegeben werden, als ein Signal clocklb in Antwort auf einabfallendes Flankenausgabefreigabe-Signal fout_end ausgegeben.
    [0066] 16 ist ein Schaltbild desVerzögerungskompensationsblocksentsprechend einer Ausführungsformder vorliegenden Erfindung.
    [0067] MitBezug auf 16 beinhaltetder Verzögerungskompensationsblock 570 einenTreiber zum Übertrageneines Datensignals und ein Stromquellentransistorteil, welches mitdem Treiber verbunden ist. Der Verzögerungskompensationsblock 570 kann einenBetrag des Stromes, welcher an den Treiber durch Steuern der Größe des Stromquellen-Transistorteilsin Antwort auf das Ausgangssignal des Musterdetektierblocks übertragenwird, einstellen. Mit anderen Worten, die Verzögerung des Datensignals kannerhöhtoder vermindert werden, indem eine Übertragungsgeschwindigkeitdes Datensignals, welches an den Datenausgangstreiber entsprechend denAusgangssignalen des End-Triggerblockes 1230(R)und 1230(F) ausgegeben wird, gesteuert wird.
    [0068] Nimmtman zum Beispiel an, dass es grundsätzlich so ist, dass zwei Paarevon oberen/unteren Transistoren aus drei Paaren von oberen/unteren Transistorendurch Anlegen eines Gate-Steuersignalswf1 und wf2 mit hohem logischen Pegel und ein Gate-Steuersignalwf3 von niedrigem logischen Pegel angeschaltet sind, wenn nur einPaar von oberen/unteren Transistoren eingeschaltet sind, wird ein Stromdes Treibers reduziert, so dass eine Verzögerung des Datensignals erhöht wird.Wenn drei Paare von oberen/unteren Transistoren alle eingeschaltet sindwird ein Strom des Treibers erhöht,sodass eine Verzögerungdes Datensignals reduziert wird.
    [0069] Wennman das Hinzufügendes Verzögerungskompensationsblockesberücksichtigt,kann die Verzögerungdes Datensignals durch das Gestalten eines Rückflackermodells innerhalbder Verzögerungsregelschleifegelöstwerden.
    [0070] 17 ist ein Zeitdiagramm,welches eine Zeitverzugskompensation des Datenmusters entsprechendeiner Ausführungsformder vorliegend Erfindung darstellt.
    [0071] MitBezug auf 17 führt daslogische niedrige Signal unter den Ausgangsdaten des Datenausgangstreibersden externen Takt an, bevor der Zeitverzug des Datensignals kompensiertist, und die anderen eilen hinter dem externen Takt her. Nach der Kom pensationwerden die Phasen aller Datensignale einer Phase des externen Taktesangepasst.
    [0072] Dievorliegende Anmeldung beinhaltet den Sachverhalt, welcher sich aufdie koreanische Patentanmeldungsnummer 2003-57854 bezieht, welche amkoreanischen Patentamt am 21. Oktober 2003 eingereicht wurde, aufderen gesamten Inhalt hier als Referenz Bezug genommen wird.
    [0073] Während dievorliegende Erfindung mit Bezug auf spezielle Ausführungsformenbeschrieben wurde, wird es fürFachleute offensichtlich sein, dass verschiedene Veränderungenund Modifikationen gemacht werden können, ohne vom Geist und Umfang derErfindung abzuweichen, wie sie in den folgenden Patentansprüchen definiertwerden.
    权利要求:
    Claims (12)
    [1] Gerätzum Kompensieren eines Phasenverzuges in einer Halbleiterspeichervorrichtung,welche einen Verzögerungsregelgleis(DLL) zum Erzeugen eines DLL-Taktes besitzt, wobei die Halbleiterspeichervorrichtungaufweist: Datenmusterdetektierblock zum Detektieren von Musternvon Daten, welche auf einer Datenleitung geladen sind und zum Bestimmendes Verzögerungskompensationsbetragesder eingegebenen Daten füreinen Datenausgangstreiber basierend auf den detektierten Datenmustern;und einen Verzögerungskompensationsblockzum Verzögerndes Phasenverzuges eines Taktes, welcher sich auf den eingegebenenDLL-Takt bezieht, welcher an den Datenausgangstreiber unter Steuerungeines Ausgangssignals des Datenmusterdetektierblockes eingegebenist.
    [2] Gerätnach Anspruch 1, wobei der Datenmusterdetektierblock beinhaltet: eineSpeichervorrichtung zum Speichern des Verzögerungskompensationsbetragesbasierend auf den Datenmustern; und eine Interfacevorrichtungzum Anschließender Speichervorrichtung an periphere Schaltungen.
    [3] Gerätnach Anspruch 2, wobei die Speichervorrichtung beihaltet: einenDecoder zum Decodieren der Datenmuster und eine Speichervorrichtungzum Empfangen eines Ausgangssignals des De coders und zum Ausgeben desVerzögerungskompensationsbetrages,welcher in dem Datenmuster erforderlich ist.
    [4] Gerätnach Anspruch 3, wobei die Einheitsspeicherzelle für das Anwendenals Verzögerungskompensationinnerhalb der Speichervorrichtung durch das Ausgangssignal des Decodersgesteuert wird und einen ersten logischen Pegel in einem eingeschaltetenZustand ausgibt.
    [5] Gerätnach Anspruch 2, wobei die Interfacevorrichtung beinhaltet: eineFront-Trigger Einheit zum Empfangen der Daten, welche auf der Datenleitunggeladen sind; eine End-Triggereinheit zum Bearbeiten einesAusgangssignals der Speichervorrichtung; und einen Taktgeneratorzum Erzeugen eines Taktes, welcher die Front-Triggereinheit unddie End-Triggereinheit steuert.
    [6] Gerätnach Anspruch 5, wobei die Front-Triggereinheit individuelle Triggerbeinhaltet, wobei jeder individuelle Trigger beinhaltet: einerstes Übertragungsgatezum abwechselnden Übertragenungeradzahliger Daten der Datenleitung in Antwort auf Flanken derTakte, welche durch den Taktgenerator erzeugt werden; ein zweites Übertragungsgatezum abwechselnden Übertragengeradzahliger Daten der Datenleitung in Antwort auf Flanken derTakte, welche von dem Taktgenerator erzeugt; und ein Latchbzw. eine Klinke zum zeitweiligen Speichern der geradzahligen undungeradzahligen Daten.
    [7] Gerätnach Anspruch 5, wobei die End-Triggereinheit individuelle End-Triggerbeinhaltet, wobei jeder individuelle End-Trigger beinhaltet: Ein Übertragungsgatezum Übertragendes Verzögerungskompensationsbetragesin Antwort auf die Takte, welche von dem Taktgenerator ausgegebenwerden; und ein Latch bzw. eine Klinke zum zeitweiligen Speicherneines Ausgangssignals des Übertragungsgates.
    [8] Gerätnach Anspruch 1, wobei der Verzögerungskompensationsblockeine Übertragungsgeschwindigkeitdes Datensignals steuert, welches an den Datenausgangstreiber inAntwort auf ein Ausgangssignal des Musterdetektierblocks ausgegeben ist.
    [9] Gerätnach Anspruch 1, wobei der Verzögerungskompensationsblockeinen Treiber zum Übertragendes Datensignals und ein Stromquellentransistorteil beinhaltet,welches an den Treiber angeschlossen ist, wobei der Verzögerungskompensationsblockeinen Betrag des Stromes, welcher an dem Treiber durch Steuern derGröße des Stromquellentransistorteilsin Antwort auf das Ausgangssignal des Musterdetektierblocks übertragenwird, einstellt.
    [10] Verfahren zum Kompensieren eines Phasenverzugesin einer Speichervorrichtung, welche einen Verzögerungsregelkreis (DLL) zumErzeugen eines DLL-Taktes besitzt, wobei das Verfahren die Schritte aufweist: a)Detektieren von Mustern von Daten, welche auf einer Datenleitunggeladen sind und Bestimmen des Verzögerungskompensationsbetragsder Daten, welche an den Datenausgangstreiber eingegeben werden,basierend auf den detektierten Datenmustern; b) Kompensierendes Phasenverzuges des Taktes, welcher sich auf den DLL-Takt bezieht,welcher an den Datenausgangstreiber eingegeben wird, basierend aufdem Verzögerungskompensationsbetrag.
    [11] Verfahren nach Anspruch 10, wobei der Schritt a)die Schritte beinhaltet: Decodieren des Datenmusters; und Ausgegebendes Verzögerungskompensationsbetrages,welcher in dem Datenmuster erforderlich ist.
    [12] Verfahren nach Anspruch 11, wobei der Schritt b)eine Übertragungsgeschwindigkeiteines Datensignals steuert, welches an den Datenausgangstreibersin Antwort auf den Verzögerungskompensationsbetragausgegeben wird.
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